. : New eShop! - Mobilní verze - Pandatron.cz - Pandatron.sk - Diskuzní fórum - Zakázkový vývoj : .
 
Napájení obvodů FPGA - část 2
14. března 2011 - 8:11 | Pandatron | Napájení obvodů FPGA - část 2 | Komentářů: 5  

Napájení obvodů FPGA - část 2

V článku jsou diskutovány požadavky na jednotlivá napájecí napětí programovatelných hradlových polí a možnosti jejich zajištění pomocí lineárních nebo spínaných regulátorů. Dále jsou naznačeny způsoby ovlivnění výkonové spotřeby obvodů FPGA samotným systémovým návrhářem.

Návrh desky plošných spojů
Požadavky na velikost absolutní hodnoty napájecích napětí obvodů FPGA nejsou relativně přísné – pohybují se v tolerancích cca ±5 % jmenovité hodnoty napětí. Mnohem vyšší nároky jsou kladeny na tato napětí z hlediska kolísání vlivem různých druhů rušení (zvlnění, šumy, přeslechy apod.). Proto je třeba věnovat pozornost nejen výběru vhodného typu regulátoru, ale také kvalitnímu návrhu desky plošného spoje.

Pro digitální návrhy je velmi důležité správné použití blokovacích kondenzátorů. Synchronní reakce velkého množství klopných obvodů a logických hradel uvnitř FPGA na hodinové signály způsobuje intenzivní proudové nárazy v odběru elektrického proudu ze zdrojů napětí. Tyto proudové nárazy mohou na parazitních impedancích v přívodech napájecích napětí způsobovat napěťové úbytky, které se na napájecím napětí projeví jako šum. Dalším zdrojem tohoto šumu mohou být i poklesy napájecího napětí v okamžicích proudových nárazů, které jsou způsobeny nedostatečnou rychlostí regulační smyčky napěťového zdroje. Vhodně použité blokovací kondenzátory v blízkosti napájecích pinů obvodu FPGA slouží jako krátkodobé zdroje energie, která potom nemusí být přenášena po relativně dlouhých spojích až od napájecích zdrojů. Tím je možné podstatně snížit hladinu šumu na napájecích napětích. Místa na desce plošných spojů v blízkosti FPGA obvodu však často bývá nedostatek. Obecně platí pravidlo, že nejmenší kondenzátory (hodnoty v řádech jednotek až několika stovek nF), které jsou schopné reagovat nejrychleji, je nutné umisťovat co nejblíže napájecím pinům. Se vzrůstající kapacitou kondenzátorů je možné délku spojů prodlužovat. Přednost v umístění nejmenších blokovacích kondenzátorů v blízkosti obvodu FPGA mají pouze odpory zakončující vysokorychlostní komunikační linky (impedanční zakončení signálových vodičů).

Na reálný kondenzátor pohlížíme jako na sériový RLC obvod, jehož impedance se mění s frekvencí. Nejmenší impedanci má kondenzátor na tzv. rezonanční frekvenci (viz obr 6.). Pro nižší frekvence než je rezonanční frekvence převažuje kapacitní charakter impedance, pro vyšší frekvence induktivní charakter. Velikost parazitní indukčnosti kondenzátoru je závislá především na velikosti pouzdra kondenzátoru. Tato parazitní indukčnost kondenzátoru spolu s indukčností jeho připojení na napájecí potenciály brání v rychlém dodání potřebného množství energie v okamžicích proudových nárazů způsobených FPGA obvodem. Velikost indukčnosti připojovacího vedení kondenzátoru může dosahovat obdobných hodnot jako parazitní indukčnost samotného kondenzátoru (až jednotky nH). Pro minimalizaci parazitní indukčnosti vlastního kondenzátoru je vhodné využívat nejmenších možných pouzder pro požadovanou kapacitu (při daném jmenovitém napětí kondenzátoru). Indukčnost připojení kondenzátoru ovlivňuje především velikost proudové smyčky, která úzce souvisí se vzdáleností kondenzátoru od konkrétního napájecího pinu FPGA, proto je vhodné zajistit tuto vzdálenost co možná nejmenší. Druhým důvodem pro minimalizaci vzdálenosti kondenzátoru od pouzdra obvodu FPGA je konečná rychlost šíření proudu v dielektriku desky plošného spoje (velmi často např. materiál FR4). Aby byl schopen kondenzátor efektivně dodávat nárazové proudy na požadované frekvenci, je třeba, aby jeho vzdálenost od pinu FPGA obvodu byla menší než je 1/40 délky vlny šířící se po desce plošného spoje při dané frekvenci [8]. Jako zmíněnou frekvenci můžeme brát rezonanční frekvenci kondenzátoru. Potom maximální rádius vzdálenosti pro umístění kondenzátoru závisí pro danou desku plošného spoje pouze na této frekvenci (potažmo tedy na kapacitě použitého kondenzátoru). Jako příklad lze uvést keramický kondenzátor 1 nF typu X7R v pouzdře 0402, jehož maximální vzdálenost byla dle výše uvedeného požadavku vypočítána při použití desky s dielektrikem FR4 na 3 cm [8]. Obdobné hodnoty blokovacích kondenzátorů tedy nemusí být nutně na spodní straně desky plošného spoje přímo pod pouzdrem FPGA obvodu, ale je možné je v případě potřeby umístit na stejné straně desky plošného spoje jako FPGA v jeho blízkosti. Svou roli potom samozřejmě hraje parazitní indukčnost takto prodlouženého připojovacího vedení kondenzátoru.

Pro rozvod napájecích napětí po desce plošných spojů je v dnešní době samozřejmostí využití rozlitých mědí. Konkrétnímu napájecímu napětí a zemnímu potenciálu jsou často vyhrazeny sousední vrstvy. Tyto rozlité plochy mědi minimalizují parazitní indukčnost a navíc se chovají jako vysokofrekvenční blokovací kapacita. Pro připojení blokovacích kondenzátorů na tyto rozlité plochy mědi je vhodné použít samostatné prokovy (pro každý připojovaný kondenzátor) a co možná nejkratší cesty mezi prokovy a pájecími ploškami součástek (jak u FPGA obvodu, tak kondenzátoru). Pro dosažení hladkého výsledného průběhu impedance paralelně spojených blokovacích kondenzátorů bývá pravidlem použití minimálně jedné hodnoty kapacity pro každý řád v rozmezí 0,01 µF až 1 µF, kde je počet kondenzátorů v sousedních řádech vždy zdvojnásoben směrem k nižším kapacitám. V dnešní době jsou díky svým parametrům (nízká hodnota ESR, malá parazitní indukčnost a teplotní závislost) pro blokování používány SMD kondenzátory typu X5R nebo X7R. Tyto kondenzátory jsou běžně dostupné do velikostí až několika desítek µF. Pro hodnoty v řádu stovek µF jsou používány tantalové kondenzátory. Na obr. 6 je možné vidět simulovaný výsledný průběh impedanční charakteristiky kondenzátorů na reálné desce plošného spoje (včetně parazitních impedancí kondenzátorů i propojovacích cest). Parazitní impedance rozlitých ploch mědi zde není uvažována. Následující tabulka (tab. 1) blíže specifikuje jednotlivé průběhy.


Obr. 6: Souhrnná závislost impedance na frekvenci [8]

průběh množství
kondenzátorů
kapacita [µF] typ pouzdra parazitní indukčnost [nF] parazitní
odpor [ohm]
1 2 680 E 2,8 0,57
2 7 2,2 0805 2,0 0,02
3 13 0,22 0603 1,8 0,06
4 26 0,022 0402 1,5 0,20
Tab. 1: Popis průběhů v obr. 6 [8]

 

Nejcitlivější na kvalitu napájecího napětí jsou obvody fázových závěsů, které jsou nejčastěji napájeny dvěma napájecími napětími – napětím pro analogovou část (typicky 2,5 V) a napětím pro digitální část (totožné s napětím jádra). Na obou napětích velice záleží a zpravidla jsou řešeny odděleně od ostatních napájecích přívodů (včetně oddělení od běžného napájení vlastního jádra). Například podle [9] by změna napájecího napětí 2,5 V neměla být větší než 10 mV/ms. Z hlediska návrhu desky plošného spoje se doporučuje izolovat napětí fázových závěsů od okolních signálů vytvořením speciální oblasti – tzv. power island. Do této oblasti je napětí přivedeno přes feritové jadérko a opět filtrováno soustavou filtračních kondenzátorů. S ohledem na zvýšenou citlivost pomocných bloků na kvalitu napájecího napětí bývají pro jejich napájení preferovány lineární regulátory.

Výkonová spotřeba FPGA
Spotřeba elektrické energie je významným faktorem při výběru hradlového pole pro konkrétní aplikaci. Spotřeba je nejen důležitá pro dimenzování napájecích zdrojů, ale také pro návrh dostatečného chlazení pro odvod ztrátového tepla. Celková spotřeba se v podstatě skládá ze dvou složek – statické a dynamické.

Statická spotřeba
Spotřeba v klidovém režimu je důležitá zejména pro stále více používané bateriové aplikace. Statická proudová spotřeba je daná součtem všech statických příkonů od jednotlivých napájecích zdrojů použitých u FPGA:

[W] (2)

Většina výrobců má ve své nabídce nízkopříkonové řady programovatelných obvodů. Především se jedná o architektury CPLD s nevolatilním uložením konfigurace (nejčastěji na principu již zmiňovaných antipojistek nebo s pamětí flash/EEPROM). U obvodů FPGA patří v současné době mezi energeticky nejúspornější obvody řady Actel IGLOO nano s typickou spotřebou 2 µW na principu reprogramovatelné flash technologie [10].

Pro stále častěji používané bateriově napájené systémy je třeba minimalizovat spotřebu z jednotlivých napájecích napětí. Potom je nutné pro každou aplikaci konkrétně zvážit, jaký typ regulátorů je pro realizaci jednotlivých napětí vhodný. Je třeba si uvědomit, že účinnost spínaných regulátorů při nízkých zatěžovacích proudech výrazně klesá - viz obr. 4. Účinnost lineárních regulátorů je na výstupním proudu v porovnání se spínanými regulátory nevýznamná, závisí především na napěťovém rozdílu vstupu a výstupu.

Dynamická spotřeba
Dynamický ztrátový výkon souvisí s přechodovými ději v obvodu, příp. I/O buňkách. Největší vliv na tento výkon má (uvažujeme-li vesměs používané obvody CMOS) nabíjení a vybíjení parazitních kapacit přes příslušný unipolární tranzistor a signálový spoj. Nejčastěji se vyjadřuje idealizovaným vztahem [11]:

[W] (3)

kde Ci je parazitní kapacita, Ui je napájecí napětí a fi je pracovní frekvence. Sčítáme všechny příspěvky jak od různých napájecích napětí (nejčastěji logických a I/O buněk), tak od různých časových domén. Tento výkon lze obtížně numericky spočítat. Jeho odhad je možné provést až po kompletním dokončení samotného návrhu do hradlového pole, neboť do té doby nejsou známé konkrétní velikosti parazitních kapacit. Tyto kapacity totiž závisí nejen na výrobní technologii použitého obvodu FPGA, ale i na počtu větvení jednotlivých signálů, na délkách spojovacích cest, na počtu spínačů v daném spoji apod. Pro daný návrh v konkrétním obvodu FPGA (s daným napájecím napětím) je pak podle (3) závislost výkonové spotřeby na frekvenci hodinového signálu lineární. Proto se někdy udává hodnota dynamických ztrát ve W/Hz, resp. µW/MHz. Relativně přesný odhad dynamické spotřeby jsou schopné poskytnout některé nástroje návrhových systémů v závěrečných fázích návrhu (po namapování do konkrétního hradlového pole a při znalosti frekvencí jednotlivých časových domén) - například „power“ analyzátor XPower firmy Xilinx nebo PowerPlay firmy Altera.

Způsoby snižování napájecího příkonu
Kvalita vlastního digitálního návrhu se obecně posuzuje podle tří fyzikálních charakteristik – maximální rychlosti, zabrané plochy a výkonové spotřeby. Tyto charakteristiky se vzájemně ovlivňují a obtížně se hledá optimální poměr. Pro snížení výkonové spotřeby máme v principu dvě cesty – technologickou a architektonickou. Technologická cesta závisí především na výrobní technologii, která určuje jednak klidovou spotřebu a jednak parametry ovlivňující dynamickou spotřebu - parazitní kapacity hradel tranzistorů, spojovacích cest, spínacích tranzistorů, velikost napájecího napětí apod. Pro další úvahy ještě předpokládejme jednu vlastnost související s technologií - nevyužitá logika obvodu FPGA je odpojená a neovlivňuje statickou ani dynamickou spotřebu. Technologické parametry nemůže běžný systémový návrhář ovlivnit, pouze si může zvolit jinou technologickou řadu FPGA obvodu. Všímejme si dále architektonických řešení, které může obvodový návrhář ovlivnit. Cesty ke snížení spotřeby v podstatě závisí na úrovni abstrakce systémového návrhu, na kterých se návrhář pohybuje.

Na úrovni návrhu architektury může návrhář navrhnout taková řešení, která spotřebují minimum logických buněk a registrů – budou se preferovat sériové sekvenční algoritmy a maximální sdílení systémových prostředků. Tím se sice uspoří plocha a s ní související statická i dynamická spotřeba, ale výrazně se sníží výkonnost celého systému. Naopak techniky zřetězení (tzv. pipeline) či paralelního zpracování signálů vedou na rozsáhlejší logiku, tím pádem i na větší proudovou spotřebu. Pokud bychom ale předpokládali u obou zmiňovaných technik dosažení stejné výkonnosti, stačí paralelní architekturu taktovat nižší pracovní frekvencí. Systém s větším počtem logických prvků, ale taktovaný výrazně nižší frekvencí, může v důsledku vést ke snížení celkové výkonové spotřeby.

Při rozboru snížení spotřeby na nižší úrovni abstrakce můžeme vycházet ze vztahu (3). Velikost napájecího napětí je dána zvoleným obvodem FPGA (uvažujeme především napětí vlastního logického jádra), jednotkové parazitní kapacity určuje použitá výrobní technologie. Návrhář, resp. návrhový systém, může částečně ovlivnit délky spojových cest, množství propojovacích matic v cestě signálu, množství větvení signálu a s tím související počet spojených hradel tranzistorů aj. Asi nejlépe ovlivnitelnou veličinou ve vztahu (3) je pracovní frekvence. Většina současných návrhů systémů je plně synchronních a registrově orientovaných. Případná blokace klopných obvodů se řeší signály „enable“, které jsou v architekturách hradlových polí běžně implementovány. Tím nevkládáme do cesty hodinového signálu žádnou logiku (zpoždění), a přitom nedochází ke změnám logických úrovní klopných obvodů. Pokud potřebujeme zastavit hodinové signály do větší části obvodu (časové domény), řešíme to přes tzv. hodinové manažery (clock management). Tyto bloky jsou dnes běžnou součástí moderních obvodů FPGA. Používání asynchronních klopných obvodů nebo hradlování hodinových signálů by sice mohlo přinést návrháři částečné snížení spotřeby, ale za cenu nepřijatelného snížení spolehlivosti systému.

Jedním ze způsobů snížení spotřeby, který lze zařadit na pomezí technologických a architektonických řešení, je tzv. programovatelná technologie řízení spotřeby (Programmable Power Technology), zavedená před několika lety firmou Altera v obvodech FPGA řady Stratix [12]. Tato technologie umožňuje konfigurovat logické buňky do dvou režimů (obr. 7) - buď jsou buňky rychlé a s vyšší spotřebou (tzv. standardní mód) nebo jsou nízkopříkonové se zpomalením funkce logiky. Volbu rychlosti a spotřeby buněk v podstatě provádí automaticky sám návrhový systém a nevyžaduje zásah návrháře. Rychlá logika se použije jen v místech tzv. kritických cest, kterých je v typickém návrhu přibližně 20 % [12]. Nízkopříkonový režim logiky šetří 50 % energie a používá se nejen u logických buněk, ale také u DSP bloků a u paměťových bloků (uvnitř FPGA obvodu).


Obr. 7: Programovatelná technologie řízení spotřeby

Jinou zajímavou technologicko-architektonickou metodou snížení spotřeby je použití dvouhranových klopných obvodů – máme na mysli dvouhranové obvody vytvořené v architektuře hradlových polí jako primitivum (neuvažujeme složení dvouhranového klopného obvodu ze dvou jednohranových, jak je v systémech časté). Příkladem může být tzv. technologie CoolClock použitá v obvodech Xilinx Coolrunner-II. Při syntéze se vydělí vstupní frekvence dvěma a použijí se zmiňované dvouhranové obvody. Tím se v podstatě pracovní frekvence sníží na polovinu bez ztráty výkonnosti.

Jak již bylo naznačeno v úvodní kapitole, nezanedbatelný podíl na celkové výkonové ztrátě mají I/O buňky. Jejich spotřebu nejvýrazněji ovlivňují proudy tekoucí výstupními piny. Tyto proudy jsou jednak dány přechodovými ději při změně logické úrovně a jednak statickými proudy způsobenými odporovou zátěží (signálové piny zakončené terminátory, pull-up rezistory v otevřených kolektorech apod.). Návrhář může ovlivnit zmiňované ztráty vhodnou volbou I/O standardů, optimální velikostí pull-up rezistorů, preferováním sériových terminátorů vedení před paralelními, či vhodnou strmostí náběžných/sestupných hran výstupních signálů. Z hlediska vstupních signálů má u vesměs používané technologie CMOS největší vliv na spotřebu I/O buněk rychlost náběžných/sestupných hran, tj. doba přechodového děje. Velmi strmé hrany sice zkrátí proudové špičky, ale vnášejí do spektra signálů nežádoucí vyšší harmonické složky.

Literatura:
[1] Actel: Technology Solutions - Power. [online], [cit. 2011-02-18], dostupné z: http://www.actel.com/products/solutions/power/default.aspx
[2] Texas Instruments: Tips for successful power-up of today’s high-performance FPGAs. [online], [cit. 2011-02-18], dostupné z: http://focus.ti.com/lit/an/slyt079/slyt079.pdf
[3] National Semiconductor: LDO Regulator Stability Using Ceramic Output Capacitors. [online], [cit. 2011-02-18], dostupné z: http://www.national.com/an/AN/AN-1482.pdf
[4] Texas Instruments: Ultra low power low-dropout linear regulators. [online], [cit. 2011-02-18], dostupné z: http://focus.ti.com/lit/ds/symlink/tps76933.pdf
[5] National Semiconductor: Power Management Design Guide for Altera FPGAs and CPLDs. [online], [cit. 2011-02-18], dostupné z: http://www.national.com/appinfo/power/files/NationalAlteraDesignGuide.pdf
[6] National Semiconductor: Power Supply Design Considerations for Modern FPGAs. [online] , [cit. 2011-02-18], dostupné z: http://www.national.com/vcm/national3/en_US/resources/power_designer/national_power_designer121.pdf
[7] National Semiconductor: Webench designer tools. [online] , [cit. 2011-02-18], dostupné z: http://www.national.com/analog/webench
[8] Xilinx: Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors, [online], [cit. 2011-02-18], dostupné z: http://www.xilinx.com/support/documentation/application_notes/xapp623.pdf
[9] Xilinx: Spartan-3 FPGA Family Data Sheet. [online], [cit. 2011-02-18], dostupné z: http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf
[10] Actel: High-Volume nano FPGAs. [online], [cit. 2011-02-18], dostupné z: http://www.actel.com/documents/nano_Technology_WP.pdf
[11] Shang, L. – Kaviani, A. – Bathala, K.: Dynamic Power Consumption in Virtex-II FPGA Family. [online], [cit. 2011-02-18], dostupné z: http://ecee.colorado.edu/~lshang/papers/shang02feb.pdf
[12] Altera: Stratix Series FPGA Low Power Consumption Features. [online], [cit. 2011-02-18], dostupné z: http://www.altera.com/products/devices/stratix-fpgas/about/low-power-consumption/stx-power-about.html

Autoři: Ondřej Zelinka, Milan Kolář - Technická univerzita v Liberci (FM, MTI)

Odkazy & Download:
Domovská stránka firmy Xilinx
Domovská stránka firmy Altera
Domovská stránka firmy Actel







GooglePlus1 FaceBook Twitter del.icio.us DiGG Google StumbleUpon Google Buzz Email RSS PDF Tisk
Příbuzné články:
Napájení obvodů FPGA - část 1
Napájení obvodů FPGA - část 2

Komentáře (5):

Zobrazit starší 30 dnů (5)...



Název příspěvku: Vaše jméno: host
                 
  Zakázat formátování [Zakáže kódování a nahrazování smajlíky.]
Připojit soubory
reklama:
XPort XE
Síťový převodník řady Xport, integrovaný do konektoru RJ45
Skladem od 850 Kč

Informace uvedené v článcích jsou platné v době jejich vydání a samotné články jsou určeny pouze jako zdroj informací. Autor článku ani správce webu nenesou žádnou zodpovědnost za případné újmy na majetku a zdraví. Názvy společností a výrobků, loga a další multimediální materiál mohou být ochrannými známkami příslušných společností.
RSS kanály: | |
+420 723 846 377
info@pandatron.cz
Všechna práva vyhrazena | mobilní verze | © Copyright 2000 - 2016 ISSN 1803-6007