. : New eShop! - Mobilní verze - Pandatron.cz - Pandatron.sk - Diskuzní fórum - Zakázkový vývoj : .
 
Implementace 100GbE na FPGA
23. října 2013 - 8:41 | Pandatron | Implementace 100GbE na FPGA | Komentářů: 0  

Implementace 100GbE na FPGA

Příklad implementace síťového rozhraní 40 a 100 Gb/s, využívajícího optických vláken, na obvodech řady Stratix IV GX a Stratix IV GT od společnosti Altera.

Následující článek přibližuje možnost implementace síťového rozhraní Ethernet s rychlostí 40 Gb/s a 100 Gb/s na obvody konfigurovatelných hradlových polí – FPGA a je jakýmsi pokračováním již dříve publikovaného Referenčního návrhu 10GbE zařízení. Jelikož se již jedná o velmi vysokou přenosovou rychlost, je nutné použít dostatečně výkonné FPGA, takže nejmenšími vhodnými obvody jsou například Stratix IV GX a Stratix IV GT od společnosti Altera. Jedná se o jednu z nejvýkonnějších řad v současnosti dostupných obvodů, vyráběných 40 nm technologií a obsahujících zhruba 820.000 logických prvků, 23 Mbit embedded memory a až 1288 násobiček velikosti 18 x 18. Tomu samozřejmě odpovídá cena obvodů, která se pohybuje kolem 15.000 USD/ks.


Obr. 1: Vývojová deska s obvody řady Stratix IV GX

Článek vychází z aplikační poznámky společnosti Altera a přibližuje možnost implementace 40 Gb/s a 100 Gbss (dále jen 40G/100G) rozhraní Ethernet pomocí obvodů Stratix IV GT. Především se zaměříme na následující dva aspekty implementace:

  • Konfigurace transceiveru a časování, doporučené pro 40G/100G Ethernet
  • Propojení 40G/100G Ethernet Soft IP s obvody fyzické vrstvy

Na následujícím obrázku je uveden příklad aplikace 40G/100G na obvodech Stratix IV GT a Stratix IV GX.


Obr. 2: 40G/100G Network Line Card Application s obvody Altera

Na obr. 2 je uveden typický příklad konfigurace 40G/100G MAC, PCS a PMA na obvodech Stratix IV GT s integrovaným 10 Gb/s sériovým rozhraním. Aplikace může být implementována v obvodech Altera Stratix IV GX a HardCopy® IV GX s externími RXAUI a XFI multiplexery mezi obvody Altera a optickým modulem.

Uvedené tří-čipové řešení implementace rozhraní 40G/100G se skládá z:

  • 40G/100G Ethernet MAC
  • V případě 40G rozhraní Ethernet jde o obvody Stratix IV GT EP4S40G2 nebo EP4S40G5, v případě 100G pak o EP4S100G2, EP4S100G3, EP4S100G4 nebo EP4S100G5
  • Na straně linkové vrstvy jsou použity optické moduly se 4 nebo 10 kanály, z nichž každý podporuje sériový datový tok 10,3125 Gb/s jak pro 40G, tak i 100G.
    V případě rozhraní 40G Ethernet se na straně linkové vrstvy používá XLAUI
    V případě rozhraní 100G Ethernet se na straně linkové vrstvy používá CAUI
  • Systémová strana rozhraní zajišťuje zpracování paketů na obvodech Stratix IV GX FPGA a skládá se z vícekanálového rozhraní typu Interlaken nebo SerialLite II s přenosovou rychlostí až 6,375 Gb/s na kanál
  • Zpracování paketů a řízení provozu
  • Zajišťují obvody Stratix IV GX s transceivery nakonfigurovány s implementací Interlaken nebo SerialLite II

Hardwarové IP bloky Stratix IV GT použité pro implementaci 40G/100G rozhraní
Implementace 40G Ethernet MAC využívá čtyři full-duplex transceivery Stratix IV GT s rychlostí 10,3125 Gb/s, viz. obr. 3.


Obr. 3: Implementace 40G MAC na Stratix IV GT

Naproti tomu implementace 100G Ethernet MAC používá až 10 full-duplex transceiverů obvodů Stratix IV GT, opět s jednotkovou rychlostí 10,3125 Gb/s, viz. obr. 4.


Obr. 4: Implementace 100G MAC na Stratix IV GT

Realizace 40G/100G rozhraní se softwarovými IP bloky Stratix IV GT
Obvody Stratix IV GT nemají vyhrazené hardwarové IP bloky, které by nám zajistili realizaci 40G/100G Ethernet Media Access Control (MAC), Physical Coding Sublayer (PCS) a převodové logiky. Všechny tyto bloky musí být vytvořeny s využitím tzv. Soft IP jádra, implementovaného v FPGA. Ty jsou pro obvody Stratix IV GT dostupné u partnerských společností Altera, především pak MorethanIP.

Počet bytů Význam
7 Preambule
1 Start symbol
6 Cílová adresa
6 Zdrojová adresa
4 Případný VLAN tag
2 Délka/typ
42-1500 Data
4 Kontrolní součet
Tab. 1: Datová vrstva a počet bytů

Blok fyzické kódovací podvrstvy (PCS)
Směrem ven z obvodu je blok PCS zodpovědný za funkce, jako je 64B/66B kódování, kódování pomocí X58 + X39 + 1 polynomů a striping 66-bitových bloků dat do virtuálních linek (VL). Ve směru do obvodu je pak zodpovědný za obdobné funkce, jako je 66B/64B dekódování, dekódování pomocí X58 + X39 + 1 polynomů a destriping VLS na 66-bitové datové bloky. Rovněž je zodpovědný také za sledování stavu a dekódování funkcí, dle specifikace IEEE802.3ba.

Blok kontroly přístupu k médiu (MAC)
MAC vrstva je zodpovědná především za zapouzdření ethernetového rámce a analýzu chyb, generování a kontrolu sekvencí FCS, řízení toku dat a další funkce, opět podle požadavků specifikace IEEE802.3ba.

Konfigurace transceiveru Stratix IV GT pro implementaci rozhraní 40G/100G Ethernet
Následující odstavce popisují požadovanou konfiguraci transceiverů obvodu Stratix IV GT pro implementaci 40G/100G Ethernet:

  • Požadavky na umístění přenosových kanálů
  • Konfigurace přenosových kanálů

Požadavky na umístění přenosových kanálů
Stratix IV GT EP4S40G2 a EP4S40G5 nabízejí podporu až šesti kanálů na každé straně obvodu. Každý kanál může přitom pracovat s rychlostí až 10,3125 Gb/s. Obvody jsou tedy vhodné pro konstrukci síťového rozhraní kategorie 40G.

Na obr. 5 je uvedeno rozmístění jednotlivých přenosových kanálů v EP4S40G2F40 a EP4S40G5H40, které podporují datový tok až 10,3125 Gb/s.


Obr. 5: Umístění přenosových kanálů pro implementaci 40G

Naproti tomu obvody Stratix IV GT typu EP4S100G2 a EP4S100G5 podporují až 12 samostatných komunikačních kanálů na každé. Jelikož i zde mohou jednotlivé kanály pracovat s rychlostí až 10,3125 Gb/s, jsou tyto obvody vhodné pro konstrukci síťového rozhraní kategorie 100G.

Na obr. 6 je uvedeno rozmístění jednotlivých přenosových kanálů v EP4S100G2F40 a EP4S100G5H40, které opět podporují datový tok až 10,3125 Gb/s a tím umožňují implementaci síťového rozhraní 100G. Stejného výsledku je možné dosáhnout i v případě obvodů EP4S100G3F45/EP4S100G4F45/EP4S100G5F45, který podporují kanálový datový tok až 10,3125 Gb/s, viz. obr. 7.


Obr. 6: Umístění přenosových kanálů pro implementaci 100G na obvodech EP4S100G2F40 a EP4S100G5H40


Obr. 7: Umístění přenosových kanálů pro implementaci 100G na obvodech EP4S100G5F45. Obvody EP4S100G3F45 a EP4S100G4F45 podporují pouze dvanáct 10G kanálů na každé straně.

Konfigurace přenosových kanálů
Je vidět, že celá kapacita rozhraní 40G a 100G Ethernet se skládá buď ze čtyř, nebo deseti samostatných transceiverů s přenosovou rychlostí 10,3125 Gb/s. Ty přitom v obvodech Stratix IV GT musí být konfigurovány do tzv. Basic Double-Width režimu s využitím 40-bitového FPGA rozhraní s nízkou latencí PCS, jak je znázorněno na obr. 8.


Obr. 8: Konfigurace transceiverů pro nízkou latenci PCS

Na obr. 9 je uveden MegaWizard ALTGX™ Plug-in Manager, určený pro zjednodušení implementace rozhraní 40G/100G Ethernet.


Obr. 9: ALTGX pro implementaci 40G/100G

Časování přenosu 40G Ethernet kanálu
Na obr. 10 je ukázka blokového uspořádání obvodu časování pro řízení přenosu datových bloků vysílacího kanálu při realizaci 40G Ethernetu v obvodech řady Stratix IV GT.


Obr. 10: Řízení vysílacího kanálu implementace 40G Ethernetu

Závěr:
Bližší informace k implementaci a především požadavkům na časování, je k dispozici u společnosti Altera, nebo v aplikační poznámce AN 570: Implementing the 40G/100G Ethernet Protocol in Stratix IV Devices. Více informací o obvodech řady Stratix IV GX a Stratix IV GT je dostupných v následujících odkazech pod článkem.

Odkazy & Download:
Domovská stránka výrobce
Přehled distributorů a kontaktů
Altera Ships Lowest Power FPGAs with 6.375-Gbps Transceivers

Stratix IV FPGA: High Density, High Performance AND Low Power
Aplikační poznámka AN 570
Referenční návrh 10GbE zařízení
Altera Transceiver PHY IP Core User Guide
10-Gbps Ethernet MAC MegaCore Function User Guide
Stratix IV GX FPGA Development Kits







GooglePlus1 FaceBook Twitter del.icio.us DiGG Google StumbleUpon Google Buzz Email RSS PDF Tisk

Komentáře:
Název příspěvku: Vaše jméno: host
                 
  Zakázat formátování [Zakáže kódování a nahrazování smajlíky.]
Připojit soubory
reklama:
IPRELAY8R - IP RELÉ a teploměr s webovým rozhraním
Moduly IP RELÉ - IPRELAY8R obsahují osm releových výstupů s přepínacím kontaktem, webové rozhraní, integrovaný a externí teplotní senzor s pamětí na 10 záznamů a zobrazením naměřených hodnot v grafu.
Skladem od 1520 Kč

Informace uvedené v článcích jsou platné v době jejich vydání a samotné články jsou určeny pouze jako zdroj informací. Autor článku ani správce webu nenesou žádnou zodpovědnost za případné újmy na majetku a zdraví. Názvy společností a výrobků, loga a další multimediální materiál mohou být ochrannými známkami příslušných společností.
RSS kanály: | |
+420 723 846 377
info@pandatron.cz
Všechna práva vyhrazena | mobilní verze | © Copyright 2000 - 2016 ISSN 1803-6007