. : New eShop! - Mobilní verze - Pandatron.cz - Pandatron.sk - Diskuzní fórum - Zakázkový vývoj : .
 
Návrh zařízení pro 100 Gb/s rozhraní
15. prosince 2015 - 7:44 | Pandatron | Návrh zařízení pro 100 Gb/s rozhraní | Komentářů: 0  

Návrh zařízení pro 100 Gb/s rozhraní

Společnost Altera uvedla aplikační poznámku s příkladem dispozičního řešení aplikace, implementující 4 x 25/28 Gb/s CFP2 modulové rozhraní.

Společnost Altera uvedla aplikační poznámku s příkladem dispozičního řešení aplikace, implementující 4 x 25/28 Gb/s CFP2 modulové rozhraní. Uvedený návrh byl vytvořen pro splnění požadavků na úroveň odrazů a celkové ztráty, takže vycházel návrhu doporučení 8.0 pro CEI-28G-VSR.

Společné elektrické rozhraní CEI-28G-VSR implementuje architekturu datových kanálů malého dosahu a je určen i pro příští generaci aplikace převodníků 100 Gb/s – optický spoj. CFP2 je přitom koncipován jako zásuvný modul optického spoje, který používá elektrické rozhraní CEI-28G-VSR (dle definice CFP Multi-Source Agreement - MSA) . Rovněž CFP2 definuje i mechanické provedení pro 100 Gb/s optický transceiver určený pro aplikace z oblasti Ethernetu a OTN (Optical Transport Network).

CFP2 je průmyslovým standardem návrhu nové generace 100 G rozhraní s nižším výkonem a vyšší hustota portů ve srovnání s předchozí generací SRP optických modulů.

Další informace k tomuto tématu lze nalézt přímo ve specifikaci CEI-28G-VSR. Číslo dokumentu je: OIF2010.404.08 .


Obr.1: Obvod Stratix V GT na odpojitelném CFP2 modulu rozhraní

Rozložení jednotlivých kanálů na desce je optimalizováno tak, aby vyhovělo přísným požadavkům na vložení útlum a ztráty ze stojatého vlnění definované v CEI-28G-VSR .

Více informací k optimalizaci návrhu desky s plošnými spoji pro vysokorychlostní sériová rozhraní je dostupných v následujících dokumentech:

Stratix V GT Transceiver Channels
Obvody Stratix®V GT FPGA nabízejí celkem čtyři transceivery (ATT_TXR[3:0] _P/N a ATT_RXR[3:0]_P/N) , které lze pro propojení s CFP2 nebo jinými optickými moduly provozovat s rychlostí až 28 Gb/s.


Obr.2: Pohled shora na 28 Gb/s vysílače a přijímače v obvodu Stratix V GT FPGA

Konstrukce konektoru CFP2 Host a rozložení pinů
Specifikace CFP2 definuje požadavky na mechanické konektory pro 104- pinové CFP2.

Konektor zařízení Host dané sestavy se skládá ze samice a nezbytného kovového krytu a stínění, které slouží k zamezení průniku elektromagnetického rušení optického modulu CFP2.


Obr.3: Konektor CFP2 umístěný na modulu rozhraní 4x25G/28G, jak se definováno v mechanické spefigikaciCFP2


Obr. 4: Rozmístění pinů CFP2 konektoru pro 4x25G/28G modul rozhraní, opět podle specifikace CFP2

Na následujícím obrázku jsou speciálně uvedeny komunikační piny, aby byla dobře vidět jejich pozice v konektoru. Modré piny jsou TX kanály (vysílače) a červené piny jsou RX kanály.


Obr. 5: CFP2 konektor na desce s plošnými spoji

Optimalizace BGA návrhu
Optimalizace BGA návrhu se zaměřuje nejen na BGA plošky, ale hlavně elektrické prokovy mezi jednotlivými vrstvami, kterých je u typického návrhu CFP2 až 20! Následující výřez je k dispozici v referenční rovině, v rámci bloku BGA a velké ovály představují plochu Anti-Pads a používají se pro lepší impedanční přizpůsobení pinu BGA a prokovu.


Obr.6: Optimalizace rozložení BGA pinů a prokovů na desce s plošnými spoji

Výsledky HFSS simulace ukazují, že odchylka TDR u BGA je udržována v rozmezí ±10 % nominální impedanci, tedy 100R na kanál.


Obr.7: TDR BGA Via Breakout

Optimalizace rozhraní CFP2
Optimalizace návrhu konektoru CFP2 snižuje dopad nespojitosti na diferenční dvojice jednotlivých sériových linek datového rozhraní. Na následujícím výřezu jsou dobře patrné velké ovály Anti-Pads, které se zde používají pro průchod signálu. Čtyři průchody v blízkosti návratové společné země mají pomoci snížit diskontinuity konektoru rozhraní.


Obr.8: Optimalizace návrhu konektoru CFP2

Následující obrázek ukazuje HFSS simulované výsledky TDR. S optimalizací rozložení je odchylka TDR kvůli diskontinuitě způsobené prokovy a plošky konektoru udržena v rozmezí ±10 % od nominální impedance 100R.


Obr.9: Simulace HFSS TDR na konektoru CFP2 rozhraní

Více informací naleznete v aplikační poznámce: Design Guidelines for 100 Gbps - CFP2 Interface
Další informace k tématu naleznete také v článku: Implementace 100GbE na FPGA

Odkazy & Download:
Domovská stránka výrobce
Přehled distributorů a kontaktů
Altera Ships Lowest Power FPGAs with 6.375-Gbps Transceivers

Design Guidelines for 100 Gbps - CFP2 Interface
Stratix IV FPGA: High Density, High Performance AND Low Power
Aplikační poznámka AN 570
Referenční návrh 10GbE zařízení
Altera Transceiver PHY IP Core User Guide
10-Gbps Ethernet MAC MegaCore Function User Guide
Stratix IV GX FPGA Development Kits
Implementace 100GbE na FPGA







GooglePlus1 FaceBook Twitter del.icio.us DiGG Google StumbleUpon Google Buzz Email RSS PDF Tisk

Komentáře:
Název příspěvku: Vaše jméno: host
                 
  Zakázat formátování [Zakáže kódování a nahrazování smajlíky.]
Připojit soubory
reklama:
USB teploměr
Digitální USB teploměr s možností připojení externího čidla, funkcí termostatu se zasíláním e-mailu i přenosem dat na webový server.
Skladem od 500 Kč

Informace uvedené v článcích jsou platné v době jejich vydání a samotné články jsou určeny pouze jako zdroj informací. Autor článku ani správce webu nenesou žádnou zodpovědnost za případné újmy na majetku a zdraví. Názvy společností a výrobků, loga a další multimediální materiál mohou být ochrannými známkami příslušných společností.
RSS kanály: | |
+420 723 846 377
info@pandatron.cz
Všechna práva vyhrazena | mobilní verze | © Copyright 2000 - 2016 ISSN 1803-6007